如何减少高速 PCB 串扰影响

串扰在快速密度高的的PCB设计中普遍现象，串扰系统对的危害一般全是消极的。为降低串扰，最主要的便是让干扰信号互联网与被影响互联网中间的藕合越低越好。在密度高的繁杂PCB设计中避免串扰是不太可能的，但在系统开发中设计师必须在考虑到不危害系统软件其他特性的情形下，挑选合理的办法来力争串扰的降到最低。融合上边的剖析，处理串扰问题关键从下列一些层面考虑到:

1)在走线标准可以的前提下，尽量放大同轴电缆间的间距;或是尽量地降低邻近同轴电缆间的平行面长短(积累平行面长短)，最好在不一样固层布线。

2)邻近交叠的数据信号层(无平面图层防护)布线方位因该竖直，尽量减少平行面布线以降低固层的串扰。

3)在保证数据信号时钟频率的情形下，尽量挑选变换速率低的元器件，使静电场与电磁场的变动速度减缓，进而减少串扰。

4)在设计方案重叠时，在达到特点特性阻抗的前提下，应以走线层与参照平面图(开关电源或地平面图)间的物质层尽量薄，因此增加了同轴电缆与参照平面图间的耦合性，降低邻近同轴电缆的藕合。

5)因为表面只有一个参照平面图，表面走线的磁场藕合比内层的要好，因此对串扰较比较敏感的电源线应当布在里层。

6)根据线接，使同轴电缆的远侧和近端终端设备特性阻抗与同轴电缆配对，可大大的减少串扰的力度。

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